Releases: jht3QAQ/Computer
Releases · jht3QAQ/Computer
Computer v1.1.0
Computer v1.0.0
16bit宽度的模型机
使用system verilog编写
实现了SHEFT功能
实现了部分FLAG寄存器功能
使用2个时钟周期的时序信号发生器
重新编排了ucode表
16bit宽度的模型机
使用system verilog编写
实现了SHEFT功能
实现了部分FLAG寄存器功能
使用2个时钟周期的时序信号发生器
重新编排了ucode表